Cadence近日宣布推出**新版PCB解决方案Allegro/OrCAD 16.6。该公司中国区VAR&SPB部销售经理熊文表示，新版本在应对PCB设计的小型化、高速化、智能化、以及提升团队协同设计效率方面实现了长足的进步。
“与Protel提供一个完整的设计工具包不同，Allegro工具提供了相当灵活的配置，通过拆分成许多功能模块，不同需求的客户可以找到**贴切的方案，从而大幅节省了成本。”熊文说，“此外，Cadence还在Team Design、小型化、三维接口等方面进行了优化，并强化了用户互动功能，工程师可通过云存储将设计方案放到云端。”
例如，Allegro 16.6的新功能有助于嵌入式双面及垂直部件的小型化改良，通过改进时序敏感型物理实现与验证，将高速界面的时序闭合加快了30-50%，并改进了ECAD和机械化CAD（MCAD）协同设计；而OrCAD 16.6 PSpice则不但引入了多核模拟支持系统，还通过改善模拟集合和平均，提高了20%模拟速度——这些都对加快多功能电子产品的开发**关重要。
科通Cadence产品经理王其平分析称，PCB设计目前面临的主要挑战来自于以下4个方面：1. 低成本。产品功能越来越多，但PCB板的层数、面积和布线却越来越少；2.高速化。手机、平板电脑SoC处理器频率已经达到了射频级的1.6GHz，还要同时考虑DDR2/3/4的影响；3. 小型化对信号完整性的挑战。Cadence 2012年之所以出手收购了信号与电源完整性技术供应商Sigrity，就是希望进一步加强****的能力；4. 如何让设计工具智能化，以加速产品上市周期。因此，非常有必要让工程师深入了解如何将Allegro 16.6的优势与本土需求结合，从而给设计带来优化。
具体而言，Allegro 16.6通过自动交互延迟调整（AiDT）加快时序敏感型物理实现。自动交互延迟调整可缩短时间，满足****标准界面的时序约束，例如DDR3等；此外，AiDT还可帮助用户逐个界面地迅速调整关键高速信号的时间，或将其应用于字节通道级，将PCB上的线路调整时间从数日缩短到几个小时。EMA Timing Designer结合Allegro PCB SI功能，帮助用户迅速实现关键高速信号的时序闭合。
Allegro套件的PCB设计小型化功能于2011年推出，新产品则继续利用了嵌入式有源及无源元件**新的生产工艺，解决电路板尺寸不断缩小有关的特定设计问题。元件可利用Z轴垂直潜入到PCB内层，从而大幅减少X和Y轴布线空间。同时，PCB/enclosure协同设计通过ECAD-MCAD流程进行简化，基于proStep iViP标准的EDMD schema 2.0版本，减少了ECAD和MCAD团队之间不必要的迭代，缩短产品开发时间。
而OrCAD 16.6版本的新型扩展信号集成流****了OrCAD Capture和OrCAD PCB SI产品之间的无缝双向界面。这种新型集成实�**思蚧げ枷咄仄撕驮际⒌淖远腿娴纳杓品椒ǎ岣呱�100%。OrCAD 16.6同时还可扩展了Tcl编程功能和OrCAD Capture到PSpice的应用方法。因此，用户可以在标准的“即取即用”解决方案所能****的范围之外扩展和定制他们的模拟和环境。通过Tcl调用模拟数据和环境，用户可以通过用户定义等式和方程式来定制允许任何参数、map用户参数或PSpice程序的模拟。
王其平表示，市场资源和联合支持是科通的重要优势，科通可以为用户提供从芯片级到板级的良好支持，在成本方面也更具竞争力。2012年，科通代理Cadence的业务量实现了将近100%的增长，两年内客户数量已达到100多家。从以已有实例来看，客户用两个月时间即可完成从Protel向Cadence工具的全部切换。
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